Exception Code

Questo codice definisce la causa dell'eccezione.

Multiple exceptions

Possono esserci più eccezioni nello stesso ciclo di clock. Nel MIPS la prima istruzione in ordine temporale viene interrotta. Il Exception Code riguarda la prima istruzione (quindi, rispettando quello detto prima, l'eccezione più vecchia).

In questo caso le eccezioni vengono gestite come FIFO

Branch Delay Bit

È 1 se l'ultima eccezione si è verificata in fase di fetch di un'istruzione inserita in un branch delay slot. In questo caso l'indirizzo dell'istruzione successiva dovrà essere PC + 4 (indirizzo della beq) e non l'indirizzo di destinazione del salto.

Pending Interrupts

Diventano 1 quando un interrupt HW (periferiche) o SW (programmi) viene richiesto a quel certo livello.

Vengono gestiti come LIFO