Spiegazione FSM

Gestione di una Hit

• A seguito di una richiesta di lettura / scrittura, il controllore della cache si sposta nello stato in cui viene controllato se il dato è presente in cache ed è valido.
• Se la condizione è verificata si ha una hit → il dato in uscita dalla cache è quello richiesto dalla CPU.
• Il controllore della cache ritorna nello stato idle.

Scaricamento di una linea di cache in MM

• Se si verifica una miss e la linea di cache è stata modificata (dirty bit = 1) allora:
  • va prima trasferita la linea da cache a MM (nel macro-blocco identificato dal TAG)
  • La transizione successiva può avvenire solo al termine della scrittura della MM

Lettura di una linea di cache dalla MM

• Passo dirttamente da Compare ad Allocate nel caso di miss e dirty bit = 0

Controllore della cache completo

• La lettura richiede diversi cicli di clock, Allocate e Write-Back terminano quando MemoryReady.