<aside> 💡 Dirty Bit - meccanismo per decidere se una linea va scaricata. Se questo bit = 1 allora la linea è stata modificata dalla CPU (Bit di validita + Dirty bit).

</aside>

FSM

Stati

• Idle
  • non ci sono richieste alla cache
• Compare
  • identificazione di Hit / Miss
• Scaricamento linea da cache
• Lettura linea da parte della MM

Input

• Read / Write (Valid CPU request)
• DirtyBit
• MM Ready

Output

• Hit / Miss (il dato presente in uscita è quello richesto dalla CPU)